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TeX
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\documentclass[a4paper,french,12pt]{article}
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\title{Logique Programmable --- CTD2}
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\author{}
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\date{Dernière compilation~: \today{} à \currenttime}
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\usepackage{../../cours}
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\usepackage{enumitem}
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\begin{document}
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\maketitle
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\begin{enumerate}
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\item Donner l'acronyme d'EDA\@.
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Donner les 3 étapes du workflow pour configurer un FPGA\@.
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\item Expliquer la différence entre le VHDL de simulation et le VHDL de synthèse.
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Donner le mot clef non synthétisable.
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Le VHDL de simulation n'est pas forcément synthétisable.
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C'est le VHDL algorithmique, de test, etc.
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Le VHDL de synthèse sert à configurer des FPGA\@.
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\texttt{wait} n'est pas synthétisable.
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\item En VHDL, dans l'architecture, à quoi sert un signal~?
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À interconnecter des process.
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\item
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\end{enumerate}
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\end{document}
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