\documentclass[a4paper,french,12pt]{article}

\title{Logique Programmable --- CTD2}
\author{}
\date{Dernière compilation~: \today{} à \currenttime}

\usepackage{../../cours}
\usepackage{enumitem}

\begin{document}

\maketitle

\begin{enumerate}

    \item Donner l'acronyme d'EDA\@.
        Donner les 3 étapes du workflow pour configurer un FPGA\@.

    \item Expliquer la différence entre le VHDL de simulation et le VHDL de synthèse.
        Donner le mot clef non synthétisable.

        Le VHDL de simulation n'est pas forcément synthétisable.
        C'est le VHDL algorithmique, de test, etc.
        Le VHDL de synthèse sert à configurer des FPGA\@.

        \texttt{wait} n'est pas synthétisable.

    \item En VHDL, dans l'architecture, à quoi sert un signal~?

        À interconnecter des process.

    \item

\end{enumerate}

\end{document}