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-- Company: EFREI Paris
-- Engineer: Tunui Franken
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-- Create Date: 2021/10/26
-- Design Name:
-- Module Name:
-- Project Name:
-- Target Devices: xc7a200tsbg484
-- Tool versions:
-- Description:
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-- Dependencies:
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-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
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library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;   -- Bibliotheque definissant le type unsigned
                            -- necessaire pour les additions

entity fsm is
  generic(sim : std_logic := '1');  -- Si sim = 1, les modulo des compteurs
                                    -- internes sont plus petits, raccourcissant
                                    -- ainsi le temps de simulation
  port (
    clk    : in  std_logic;   -- Horloge 1kHz (période 1 ms)
    rst    : in  std_logic;   -- Reset
    defaut : in  std_logic;   -- Entrée signalant un defaut
    rouge  : out std_logic;   -- Sortie à 1 pour allumer le feux rouge
    orange : out std_logic;   -- Sortie à 1 pour allumer le feux orange
    vert   : out std_logic);  -- Sortie à 1 pour allumer le feux vert
end entity fsm;

architecture RTL of fsm is
  -- Définition du type state_t
  type state_t is (state_rouge, state_orange, state_vert, state_eteint);
  signal state      : state_t;

  -- Définition des signaux de synchronisation
  signal sync_500ms : std_logic;
  signal sync_2s    : std_logic;
  signal sync_15s   : std_logic;

  -- Definition des signaux de compteur
  -- période de front montant de clk = 1ms (1/1kHz) donc
  -- count_500ms compte 500 fronts montant de clk
  -- count_2s compte 4 fronts montant de count_500ms
  -- count_15s compte 30 fronts montant de count_500ms
  signal count_500ms : std_logic_vector(8 downto 0); -- 9 bits pour représenter 500 fronts
  signal count_2s    : std_logic_vector(1 downto 0); -- 2 bits pour représenter 4 fronts
  signal count_15s   : std_logic_vector(4 downto 0); -- 5 bits pour représenter 30 fronts

  -- Definition des constantes des modulo de compteur
  constant c_500ms : std_logic_vector(8 downto 0) := "111110101"; -- 501 (499 = 111110011)
  constant c_2s    : std_logic_vector(1 downto 0) := "11";        -- 3
  constant c_15s   : std_logic_vector(4 downto 0) := "11110";     -- 30 (29 = 11101)
  -- Modulo pour la Simulation (si sim='1')
  constant c_sim   : std_logic_vector(3 downto 0) := "0010";      -- 2 (pourquoi un bus de
                                                                  -- 4 et pas de 2) ?

begin
  -- Process générant les signaux de synchronisation sync_15s, sync_500ms et sync_2s
  counter : process (clk, rst) is
  begin  -- process fsm_p
    if rst = '1' then
      sync_500ms <= '0';
      sync_2s    <= '0';
      sync_15s   <= '0';
      count_500ms <= (others => '0');
      count_15s   <= (others => '0');
      count_2s    <= (others => '0');
    elsif rising_edge(clk) then
      -- Par défaut les signaux de synchro sont à 0
      sync_500ms <= '0';
      sync_2s    <= '0';
      sync_15s   <= '0';

      -- Compteur 500ms
      if sim = '0' then
        if count_500ms < c_500ms then
          count_500ms <= std_logic_vector(unsigned(count_500ms) + 1);
        else
          sync_500ms <= '1';
          count_500ms <= (others => '0');
        end if;
      else
        if count_500ms < c_sim then
          count_500ms <= std_logic_vector(unsigned(count_500ms) + 1);
        else
          sync_500ms <= '1';
          count_500ms <= (others => '0');
        end if;
      end if;

      -- Compteur 2s
      if sync_500ms = '1' then
        if count_2s < c_2s then
          count_2s <= std_logic_vector(unsigned(count_2s) + 1);
        else
          sync_2s <= '1';
          count_2s <= (others => '0');
        end if;
      end if;

      -- Compteur 15s
      if sync_500ms = '1' then
        if count_15s < c_15s then
          count_15s <= std_logic_vector(unsigned(count_15s) + 1);
        else
          sync_15s <= '1';
          count_15s <= (others => '0');
        end if;
      end if;

    end if;
  end process counter;


  -- Process de la machine d'état
  fsm_p : process (clk, rst) is
  begin  -- process fsm_p
    if rst = '1' then
      state <= state_orange;
      rouge <= '0';
      orange <= '1';
      vert <= '0';
    elsif rising_edge(clk) then
      case(state) is
        when state_rouge =>
          -- sorties
          rouge  <= '1';
          orange <= '0';
          vert   <= '0';
          -- transitions
          if (defaut = '0' and sync_15s = '1') then
            state <= state_vert;
          end if;
          if (defaut = '1' and sync_500ms = '1') then
            state <= state_eteint;
          end if;
        when state_orange =>
          -- sorties
          rouge  <= '0';
          orange <= '1';
          vert   <= '0';
          -- transitions
          if (defaut = '0' and sync_2s = '1') then
            state <= state_rouge;
          end if;
          if (defaut = '1' and sync_500ms = '1') then
            state <= state_eteint;
          end if;
        when state_vert =>
          -- sorties
          rouge  <= '0';
          orange <= '0';
          vert   <= '1';
          -- transitions
          if (defaut = '0' and sync_15s = '1') then
            state <= state_orange;
          end if;
          if (defaut = '1' and sync_500ms = '1') then
            state <= state_eteint;
          end if;
        when state_eteint =>
          -- sorties
          rouge  <= '0';
          orange <= '0';
          vert   <= '0';
          -- transitions
          if sync_500ms = '1' then
            state <= state_orange;
          end if;
        when others =>
          -- sorties
          rouge  <= '0';
          orange <= '1';
          vert   <= '0';
          state <= state_orange;

      end case;
    end if;
  end process fsm_p;

end architecture RTL;