Move tp logique pro to separate repo
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6d68b2a925
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@ -1,15 +0,0 @@
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timestamp=$(shell date +%Y-%m-%d_%H:%M)
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all: tp
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tp: tp.tex
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@latexmk -pdf tp.tex
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@if ! cmp --silent build/tp.pdf tp_*.pdf; then \
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touch tp_tmp.pdf; \
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rm tp*.pdf; \
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cp build/tp.pdf tp_belghith_franken_${timestamp}.pdf; \
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echo "Updated"; \
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fi
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clean:
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@rm -rf build 2>/dev/null
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Binary file not shown.
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Before Width: | Height: | Size: 6.6 KiB |
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@ -1,119 +0,0 @@
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-- Company: EFREI Paris
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-- Project: Serial_UART_RS-232
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----------------------------------------------------------------------------------
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library ieee;
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use ieee.std_logic_1164.all;
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use ieee.numeric_std.all; -- Bibliotheque definissant le type unsigned
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-- necessaire pour les additions
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entity uart_tb
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end entity uart_tb;
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architecture sim of uart_tb is
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-- Déclarations
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signal run : std_logic := '1';
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signal clk : std_logic := '1';
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signal rst : std_logic;
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signal rx : std_logic;
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||||
signal ld0_r : std_logic;
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||||
signal ld0_g : std_logic;
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||||
signal ld0_b : std_logic;
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||||
signal ld1_r : std_logic;
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||||
signal ld1_g : std_logic;
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||||
signal ld1_b : std_logic;
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||||
signal ld2_r : std_logic;
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||||
signal ld2_g : std_logic;
|
||||
signal ld2_b : std_logic;
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||||
signal ld3_r : std_logic;
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||||
signal ld3_g : std_logic;
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||||
signal ld3_b : std_logic;
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||||
signal ld4 : std_logic;
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||||
signal ld5 : std_logic;
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signal ld6 : std_logic;
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||||
signal ld7 : std_logic;
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begin
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uart_tb: entity work.uart
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generic map (
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sim => '1')
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port map (
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clk => clk,
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rst => rst,
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rx => rx,
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ld0_r => ld0_r,
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ld0_g => ld0_g,
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ld0_b => ld0_b,
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||||
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||||
ld1_r => ld1_r,
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||||
ld1_g => ld1_g,
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||||
ld1_b => ld1_b,
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||||
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||||
ld2_r => ld2_r,
|
||||
ld2_g => ld2_g,
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||||
ld2_b => ld2_b,
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||||
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||||
ld3_r => ld3_r,
|
||||
ld3_g => ld3_g,
|
||||
ld3_b => ld3_b,
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||||
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||||
ld4 => ld4,
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||||
ld5 => ld5,
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ld6 => ld6,
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ld7 => ld7);
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-- Génération d'une horloge de période 10 ns
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||||
clk <= not clk after 5 ns when run = '1' else '0';
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simulation: process
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begin
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rst <= '1';
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rx <= '1';
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wait for 1 ms;
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rst <= '0';
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||||
wait for 1 ms;
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-- Démarrage de la communication
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-- Bit de start
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rx <= '0';
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wait for 8680 ns;
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-- 1er bit de data
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||||
rx <= '0';
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||||
wait for 8680 ns;
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||||
-- 2e bit de data
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||||
rx <= '1';
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||||
wait for 8680 ns;
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||||
-- 3e bit de data
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||||
rx <= '1';
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||||
wait for 8680 ns;
|
||||
-- 4e bit de data
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||||
rx <= '0';
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||||
wait for 8680 ns;
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||||
-- 5e bit de data
|
||||
rx <= '0';
|
||||
wait for 8680 ns;
|
||||
-- 6e bit de data
|
||||
rx <= '1';
|
||||
wait for 8680 ns;
|
||||
-- 7e bit de data
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||||
rx <= '0';
|
||||
wait for 8680 ns;
|
||||
-- 8e bit de data
|
||||
rx <= '0';
|
||||
wait for 8680 ns;
|
||||
-- Bit de stop
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||||
rx <= '1';
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||||
wait for 8680 ns;
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||||
-- Fin de simulation
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||||
wait for 1000 ms;
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run <= '0';
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wait;
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||||
end process simulation;
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||||
end architecture uart_tb;
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@ -1,116 +0,0 @@
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\documentclass[a4paper,french,12pt]{article}
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||||
\title{Logique Programmable --- TP}
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||||
\author{Adam Belghith et Tunui Franken}
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||||
\date{\small Dernière compilation~: \today{} à \currenttime}
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||||
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||||
\usepackage{../../cours}
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||||
\usepackage{tikz}
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||||
\usetikzlibrary{automata, arrows.meta, positioning}
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||||
\begin{document}
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||||
\maketitle
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||||
\section{Algorithmique}
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||||
\subsection{Étude de la liaison série UART-RS232}
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\paragraph{%
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||||
Après recherche, décrivez ce protocole de communication.
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||||
(Combien de fils sont nécessaires, quels signaux transportent-ils, est-il synchrone ou asynchrone, combien de bits de data pour combien de bits de ``contrôle'', quel débit\ldots)
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||||
Représentez une trame UART et explicitez-la.
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}
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||||
Le protocole RS232 comporte deux types de connecteurs~: \texttt{DE-9}, qui compte 9 fils et \texttt{DB-25}, qui compte 25 fils.
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||||
Deux de ces fils sont nécessaires pour les données (un dans chaque sens).
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||||
Il transporte des signaux dont le voltage est compris soit entre -15V et -3V, soit entre +3V et +15V.
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||||
Ils sont codés en série temporelle de bits.
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||||
Le standard permet une transmission asynchrone (pas d'envoi de clock).
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||||
RS232 utilise huit bits de données, dont un peut être un bit de parité, et deux bits de contrôle~: un bit de démarrage et un bit d'arrêt.
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\includegraphics[width=\linewidth]{./img/trame-rs232.png}
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||||
Les bits de \texttt{0} à \texttt{7} sont les bits de données.
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||||
Ils sont encadrés par le bit de démarrage, qui est à 0, et le bit d'arrêt, qui est à 1.
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||||
Le débit est de 115200 bb/s.
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\subsection{Conception de l'automate}
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\paragraph{%
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Retrouvez l'oscillateur d'après la documentation.
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||||
Quelle est sa fréquence et le nom de son symbole~?
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||||
Sur quelles broches du FPGA sont connectées les LED~?
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||||
Sur quelles broches du FPGA sont connectés les fils concernant la liaison série~?
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}
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||||
La clock prend le nom de \texttt{E3}, et sa fréquence est de 100MHz.
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||||
Les 4 LED monochromes sont connectées aux broches \texttt{H5}, \texttt{J5}, \texttt{T9} et \texttt{T10} du FPGA\@.
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||||
Les 4 LED RGB sont connectées aux broches \texttt{G6}, \texttt{F6}, \texttt{E1}, \texttt{G3}, \texttt{J4}, \texttt{G4}, \texttt{J3}, \texttt{J2}, \texttt{H4}, \texttt{K1}, \texttt{H6} et \texttt{K2}.
|
||||
|
||||
Les fils de cette liaison série sont connectés aux broches \texttt{A9} et \texttt{D10} du FPGA\@.
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||||
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||||
\paragraph{%
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||||
Définir les entrées et les sorties d'un automate destiné à être implanté sur la carte FPGA permettant la réception de données série et l'affichage sur les LED\@.
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||||
}
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Entrées~:
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\begin{itemize}
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\item clk
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\item rst
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||||
\item rx
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\end{itemize}
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||||
Sorties~:
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\begin{multicols}{3}
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||||
\begin{itemize}
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||||
\item ld0\_r
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||||
\item ld0\_g
|
||||
\item ld0\_b
|
||||
\item ld1\_r
|
||||
\item ld1\_g
|
||||
\item ld1\_b
|
||||
\item ld2\_r
|
||||
\item ld2\_g
|
||||
\item ld2\_b
|
||||
\item ld3\_r
|
||||
\item ld3\_g
|
||||
\item ld3\_b
|
||||
\item ld4
|
||||
\item ld5
|
||||
\item ld6
|
||||
\item ld7
|
||||
\end{itemize}
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||||
\end{multicols}
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||||
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||||
\paragraph{%
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||||
Définissez un fonctionnement haut niveau de votre automate (nombre d'états, condition de transition).
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||||
}
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||||
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||||
\begin{center}
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||||
\begin{tikzpicture}[->,on grid,auto,node distance=7cm]
|
||||
|
||||
\node(0)[state, initial above, initial text={}] {IDLE};
|
||||
\node(1)[state, below left = of 0] {START};
|
||||
\node(2)[state, below right = of 1] {LECT};
|
||||
\node(3)[state, below right = of 0] {STOP};
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||||
\path
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||||
(0) edge [bend left] node {0} (1)
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(1) edge [bend left] node {1} (0)
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||||
(1) edge node[left] {0 and T/2} (2)
|
||||
(2) edge [loop below] node {0,1 and T and count<8} (2)
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||||
(2) edge node[right] {1 and T and count>7} (3)
|
||||
(2) edge node[right] {0 and T and count>7} (0)
|
||||
(3) edge node {T} (0)
|
||||
;
|
||||
|
||||
\end{tikzpicture}
|
||||
\end{center}
|
||||
|
||||
\end{document}
|
||||
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